Quartus II 開発ソフトウェア

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Japanese
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Q U A R T U S I I 開 発 ソ フトウェア
Q U A R T U S I I 開 発ソフトウェア
デザイン構築の最速パス
Quartus® II 開発ソフトウェアは、CPLD、FPGA、および SoC の設計において、業界で最も優れた性能と生
産性を実現し、設計コンセプトを実現すべく最速パスを提供します。Quartus II 開発ソフトウェアは各種プ
ラットフォームで、FPGA および CPLD デザインのあらゆる局面における固有のニーズに容易に対応でき
ます。
Quartus II 開発ソフトウェアのデザイン・フローには、以下のシミュレーションおよびシステム・レベル・
ツールが統合されています。
• Qsys システム統合ツール
• TimeQuest タイミング・アナライザ
• Transceiver Toolkit
• External Memory Interface Toolkit
• PowerPlay 消費電力解析ツール
• DSP Builder アドバンスト・ブロックセット
• アルテラの SDK for OpenCL ™
• ModelSim®-Altera Edition シミュレーション・ソフトウェア
Altera Edition
Quartus II 開発ソフトウェアの主な特長
コンパイル時間の
短縮
PowerPlay
Power Analyzer
TimeQuest
タイミング・アナライザ
Qsys
システム・レベル
統合ツール
業界最短のコンパイル時間
Quartus II 開発ソフトウェアは、
ウェブ・エディションとサブスクリプション・エディションのいずれにも、
優れた合成および配置配線機能を備えており、業界最短のコンパイル時間を実現します。
また、以下のコンパイル時間短縮機能を備えています。
– マルチプロセッサのサポート
– インクリメンタル・コンパイル
– 高度な配置配線アルゴリズム
2 Q U A R T U S I I 開 発ソフトウェア
コンパイル時間の比較
Quartus II 開発ソフトウェアのバージョン別相対コンパイル時間
(所定のデザインおよび CPUに基づく相対時間)
相対コンパイル時間 ︵対数スケール︶
100%
50%
25%
13%
6%
2004
2005
2006
2007
2008
2009
2010
2011
2012
2013
2014
年
フル・コンパイルとインクリメンタル・コンパイルの比較
インクリメンタル・コンパイル
トップダウン・アプローチ
フル・コンパイル
デザイン・パーティション (A、B、C) を作成
ステップ 1
Quartus II プロジェクト
(パーティションなし)
Quartus II プロジェクト
ステップ 1
デザイン (赤色の部分) を修正
プロジェクト全体をリコンパイル
ステップ 2
Quartus II プロジェクト
(パーティションなし)
AA
B
B
C
C
パーティション A でデザインを修正
パーティション A のみリコンパイル
Quartus II プロジェクト
ステップ 2
AA
B
B
C
C
インクリメンタル・コンパイル
• 変更のあるパーティションのみをコンパイルすることでコンパイル時間を最大 70% 短縮
• 変更のないパーティションのタイミングを維持することで性能を維持
• チーム・ベースのデザインを実現
3 Q U A R T U S I I 開 発ソフトウェア
TimeQuest タイミング・アナライザ
TimeQuest タイミング・アナライザ GUI
• SDC (Synopsys® Design Constraint) を
包括的にサポート
• 第 2 世代の使いやすいタイミング・アナライザ
• タイミング制約およびレポート作成のための
完全な GUI 環境とスクリプトのサポート
• 使いやすい SDC 制約作成ウィザード
PowerPlay Power Analyzer フロー
デザイン・
エントリー
制約
速度
面積
消費電力
• プッシュボタン式の消費電力最適化テクノロジ
• 消費電力を平均率で削減する自動消費電力
最適化機能
合成
配置配線
消費電力に最適化
PowerPlay
Power Analyzer
消費電力に最適化された
デザイン
4 PowerPlay Power Analyzer
Q U A R T U S I I 開 発ソフトウェア
Qsys システム統合ツール
Qsys システム統合ツールは、IP (Intellectual Property) 機能とサブシステムを接続するインタコネクト・ロジックを自
動的に生成して、FPGA デザイン・プロセスの時間と労力を大幅に節約します。Qsys は、FPGA に最適化されたネット
ワーク・オン・チップ (NoC) の新しい技術で開発され、性能の向上、デザインの再利用、および検証の迅速化を実現し
ています。
• NoC アーキテクチャと自動パイプライン処理に基づく高性能 Qsys インタコネクトは、最大 2 倍の性能を実現します。
• 階層デザイン・フローがスケーラブルなデザインを実現し、チーム・ベースのデザインをサポートし、デザインの再
利用を最大化します。
• AMBA® AXI ™ 、AMBA APB ™、AMBA AHB ™ や Avalon® などの各種業界標準インタフェースの混在をサポートし、
柔軟性を高めます。
• IP 管理機能によってデザインやシステムを IP として表示できるため、再利用が容易になります。
• アドレス・ベース・トランザクションとシステム・コンソールを使用したシステム・レベルのデバッグ・アプローチによ
り、ボード完成までの期間を短縮します。
Qsys - アルテラのシステム統合ツール
高性能
インタコネクト
階層化デザイン
業界標準
インタフェース
IP 管理
リアルタイム
システム・デバッグ
5 Q U A R T U S I I 開 発ソフトウェア
Quartus II 開発ソフトウェアのデザイン・フロー
Quartus II 開発ソフトウェアのデザイン・フロー
サブスクリプション・
エディション
ウェブ・エディション
(無償)
Cyclone® FPGA および MAX® デバイスのサポート
3
3
Arria® および Stratix® FPGA デバイスのサポート
3
31
SoC
3
3
マルチプロセッサのサポート (コンパイル時間短縮のサポート)
3
32
IP Base Suite (15 個の主要 IP コアのライセンスを含む)
3
別途購入可
Qsys システム統合ツール
3
3
ラピッド・リコンパイル (小規模なデザイン変更時のコンパイル時間短縮)
3
インクリメンタル・コンパイル (性能維持とチーム・ベースのデザイン)
3
ModelSim-Altera Starter Edition ソフトウェア
3
3
ModelSim-Altera Edition ソフトウェア
33
33
Quartus Integrated Synthesis (合成ツール)
3
3
Fitter (配置配線ツール)
3
3
TimeQuest ツール (スタティック・タイミング解析)
3
3
PowerPlay ツールおよび最適化機能 (消費電力解析)
3
3
SignalTap™ II ロジック・アナライザ (エンベデッド・ロジック・アナライザ)
3
32
Transceiver Toolkit (トランシーバ・インタフェースおよび検証ツール)
3
JNEye リンク解析ツール
3
Nios® II エンベデッド・デザイン・スイート
3
アルテラの SDK for OpenCL
33
DSP Builder アドバンスト・ブロックセット
33
33
サブスクリプション・
エディション
ウェブ・エディション
(無償)
3
3
Quartus II 開発ソフトウェアの主な特長
デザイン・エントリー
機能シミュレーション
合成
配置・配線
タイミングおよび
消費電力検証
インシステム・デバッグ
システムデザイン・
ソフトウェア
OS サポート
Windows/Linux 64ビット・サポート
Arria II FPGA では、EP2AGX45 デバイスのみサポートします。
TalkBack 機能を有効にすることで利用可能です。
3
追加ライセンスが必要です。
1
2
6 3
Q U A R T U S I I 開 発ソフトウェア
Quartus II 開発ソフトウェアのオーダー情報
Quartus II 開発ソフトウェアは、購入したその日から生産性の向上を実現します。
製品コード
SW-QUARTUS-SE-FIX
リニューアル:SWR-QUARTUS-SE-FIX
説明
Fixed ライセンス:1 年間のサブスクリプション— Windows のみ
SW-QUARTUS-SE-FLT
リニューアル:SWR-QUARTUS-SE-FLT
Floating ライセンス:1 年間のサブスクリプション— Windows/Linux
追加ライセンス:SW-QUARTUS-SE-ADD
ModelSim-Altera Edition ソフトウェア
SW-MODELSIM-AE
リニューアル:SWR-MODELSIM-AE
サブスクリプション・エディションとウェブ・エディションのいずれでも使用可能(有償)。
ライン制限がないことに加え、Starter Edition に比べて 33% 高速です。
ModelSim-Altera Starter Edition ソフトウェア
サブスクリプション・エディションとウェブ・エディションのいずれの場合も無償で利用でき
ますが、10,000 ラインの制限があります。小規模の FPGA デザインをシミュレートする場合
にお勧めです。
無償
今すぐ設計を開始する
Step 1: Quartus II 開発ソフトウェア・ウェブ・エディションをダウンロード
http://www.altera.co.jp/download
Step 2: アルテラ・テクニカル・トレーニングを受講する
http://www.altera.co.jp/training
Step 3: オンライン資料をダウンロード
http://www.altera.co.jp/literature/lit-qts.jsp
7 www.twitter.com/alterajapanwww.altera.com/facebook www.alteraforum.com
〒 163-1332
東京都新宿区西新宿 6-5-1
新宿アイランドタワー 32F 私書箱 1594 号
TEL. 03-3340-9480 FAX. 03-3340-9487
www.altera.co.jp
E-mail:[email protected]
Altera Corporation
101 Innovation Drive, San Jose, CA 95134 USA
www.altera.com
本資料に掲載されている内容は、製品の仕様の変更等により予告なく変更される可能性があります。最新の情報はアルテラ・ウェブサイトをご参照ください。
©2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in
the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at
www.altera.com/legal. December 2014
GB-1001-3.2_JP

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